A DDR3 SDRAM usa uma arquitetura de taxa de dados dupla para alcançar uma operação de alta velocidade.
Arquitetura 8n-prefetch com uma interface concebida para transferir duas palavras de dados por ciclo de relógio nos pinos de E/S.
Uma única operação de leitura ou gravação para a DDR3 SDRAM consiste efetivamente numa única transferência de dados de 8n bits de largura e de quatro ciclos de horas
A função de transmissão de dados de um ciclo de meia hora é executada por um sistema de transmissão de dados de meia hora no núcleo interno da DRAM e por oito transmissões de dados correspondentes de n bits de largura nos pinos de E/S.
Strobo de dados diferencial (DQS, DQS#) é transmitido externamente, juntamente com os dados, para utilização na captura de dados na entrada DDR3 SDRAM
O DQS está alinhado no centro com os dados dos WRITE.